手持5900x想温度低一点风扇别那么吵都不知道换哪个
换分体水…… 本帖最后由 赫敏 于 2024-10-18 11:02 编辑
gihu 发表于 2024-10-18 04:34
你是认真的？L0 当成L1，L1当成L2，L2不说，直接比L3？L3是可以全核共享的，没必要算到每个核心，i9，U9 ...
都不要L3那规模差距就更大了，远不是P核多了2MB L2能弥补的 fycmouse 发表于 2024-10-18 06:25
总体构架多少年都没啥变化了，不是一个菜就能说清楚的
尾大不掉，小核是全新设计就一直加宽直到完全取代大核
当然要加上大核那一堆内存子系统面积功耗也不会有现在这么好看 k-dsg 发表于 2024-10-18 19:38
手持5900x想温度低一点风扇别那么吵都不知道换哪个
9950x 待机45-50，我直接放弃了，之前从127转到macstudio，室温25左右，英特尔和mac都能做到30来度的静音待机。幸亏前几天被轮大拦住没上9950x，否则迟早忍受不了待机温度换回i sekiroooo 发表于 2024-10-18 13:35
阴特尔的架构工程师不至于 那么菜吧。。。。
Jim Keller的采访里说intel的工程师比管理层更该裁("engineering team needs a reset ... more than management")。另一个提到的细节是intel的以色列团队（大核团队）对新的CAD工具非常抵触，总体上还在使用20多年前的开发流程。 用户 发表于 2024-10-19 02:52
Jim Keller的采访里说intel的工程师比管理层更该裁("engineering team needs a reset ... more than mana ...
设计芯片不是用EDA工具吗😁。你说他菜 13 14代如果不缩肛 就用着落后工艺 也是能刚 工艺先进的 7000锐龙的。多title封装的15代发力点感觉很怪 本帖最后由 赫敏 于 2024-10-18 19:05 编辑
sekiroooo 发表于 2024-10-18 18:55
设计芯片不是用EDA工具吗😁。你说他菜 13 14代如果不缩肛 就用着落后工艺 也是能刚 工艺先进的 7000锐龙 ...
有人觉得老版本office好用，启动快。有的人到处找win10 ltsc allensakura 发表于 2024-10-18 17:46
zen5应该只能算4+4，单一线程只用到4宽，另外4宽给smt用，不算真正的8宽
有opcache撑着，单线程时4宽解码影响不大
opcache 64set 16路 能存6k 指令或者融合指令，到8宽dispatch
opcache 实际效率和利用率都提升了，spec int绝大多数环境下
x86 解码器宽度对性能影响不大
前端延迟瓶颈 和zen5拉长流水线导致的分支预测失效slot损失影响更大
前端延迟影响因素太复杂， l1i实现又不公开。
至于双解码要在单线程测试中产生作用，那架构就不该叫zen了，
半导体工艺没大提升，靠架构也就是现在这样了。
af_x_if 发表于 2024-10-18 19:20
分支应该也可以，E核压根没有多线程呢，还不是用多组解码器。
而且有了微码缓存以后发射数一般不从解码宽 ...
其实我比较的对象是苹果的M系列
不过实在找不到精确的核心大小与电晶体数量对比
在我看来ZEN5依然是抠门的小核心低成本设计，能多代跟intel大核有来有回甚至有所胜出真不知道该说intel啥好..... kupanda2021 发表于 2024-10-19 11:06
有opcache撑着，单线程时4宽解码影响不大
opcache 64set 16路 能存6k 指令或者融合指令，到8宽dispatch
x86上限如果僅止於此，那真的是该放弃的时候了
panzerlied 发表于 2024-10-18 14:42
我会把questionable 翻译成，难说。
这已经是韩译英了，不知道原文是啥 7970Raymond 发表于 2024-10-19 11:36
这已经是韩译英了，不知道原文是啥
韩国论坛点进去发现点不进去，看不到原文。 allensakura 发表于 2024-10-19 11:22
x86上限如果僅止於此，那真的是该放弃的时候了
x86上限高的很的，但是越来越封闭的it环境却算是无意中判了它的死刑，只是有点可惜哦，多少人的努力。 fycmouse 发表于 2024-10-19 13:18
x86上限高的很的，但是越来越封闭的it环境却算是无意中判了它的死刑，只是有点可惜哦，多少人的努力。 ...
各指令集架构上限没有明显区别，但是X86的实现成本更高。 我不太懂Lion cove晶体管多Zen 5一倍的这种说法是怎么来的。Lion cove算上L1.5，再加上ht版需要的1.1x晶体管，core w/o L2的晶体管数量也就290-320MTr。Zen 5就算用半吞吐版AVX512 FPU来比，core w/o L2的也要350MTr。要是算L2，Lion cove也是只有440-490MTr，而Zen 5则是480MTr。Golden cove和Lion cove这两代的core w/o L2的规模增长实际上只比Skylake到Sunny cove多一点。
而X86 PPA比不过ARM的根本问题在于对频率和带宽，以及通用性的需要。20级的pipeline所需的晶体管，更强的BPU和以及更大的带宽吞吐则是要更多更耗费面积的sram。像Crestmont这种只有128bit*2 FPU以及比Conroe还要略短的pipeline，L1带宽也明显低于P-core的架构，core w/o L2的晶体管数量比a18 E-core这个目前arm晶体管效率最高，且pipeline连10级都不到的架构还要少30-40%，而没有L3的LPE Crestmont在fp ipc上和A18 E相若，仅在int上输了10%。
至于服务器PPA的问题更多是在于mesh以及各种如AMX之类的ASIC上。牙膏的直到明年年底才有真正意义上的Broadwell-EP精神续作。而SKL-X到目前的GNR更像是在卖ASIC送CPU。 kozaya 发表于 2024-10-18 15:42
二缓对游戏几乎毫无帮助
增加的6~8M L2
改成增加L3
Intel现在一级缓存是跑整数运算用得多，二级缓存跑浮点运算用得多。
增加了L0以后，反而变得更加复杂。。。。
至于三缓，二级缓存没有足量的情况下，去加三缓得不偿失。 Mufasa 发表于 2024-10-19 21:13
Intel现在一级缓存是跑整数运算用得多，二级缓存跑浮点运算用得多。
增加了L0以后，反而变得更加复杂。 ...
是的，15代大核是猛加 整数运算部分的ALU+AGU(6+6)的规格，浮点运算部分还是配2FMA+2FADD的规格。甚至专门为整数部分配置了专门的memory和store 调度器
Amd这边是整数，浮点都加大 为一个美国公司的产品意难平，你也是人才。 fycmouse 发表于 2024-10-18 19:38
唉，14+++++太久了，再加上印度裔高管一胡闹，估计要好久才能恢复哦。
Raja the King：？我何德何能？信了我的PPT请我来做垃圾显卡的不是白人？ sekiroooo 发表于 2024-10-20 08:47
是的，15代大核是猛加 整数运算部分的ALU+AGU(6+6)的规格，浮点运算部分还是配2FMA+2FADD的规格。甚至专 ...
可能是拿桌面用户当小白鼠吧。
试验成功了，这种整数运算强的架构，可以移植到云计算服务器那边。
但我还是觉得这个L0有点莫名其妙。
如果说是指令解码以后的微代码单独给个缓存，还有点道理。
微代码缓存叫L0，未解码的指令缓存是L1
但Intel偏偏是给数据部分加了个L0
那么是不是空闲出来的L1可以被浮点运算使用？未知
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