MTL L4?

埃律西昂

https://gitlab.freedesktop.org/m ... equests/20045/diffs

1. if (intel_device_info_is_mtl(dev->info)) {
   
2.          /* Cached L3+L4; BSpec: 45101 */
   
3.          dev->mocs.internal = 1 << 1;
   
4.          /* Displayables cached to L3+L4:WT */
   
5.          dev->mocs.external = 14 << 1;
   
6.       } else if (intel_device_info_is_dg2(dev->info)) {

复制代码

看起来和GPU Tile有关？

Redfire的回复我不太懂：

L3 is what's marketed as L2, L4 is on one of the other tiles, don't ask me which.
...
The L4 cache is either some sort of SLC on the SoC/base tile, or sharing the CPU's L3 cache.

BFG9K

意思是新增了一个L4 cahce, 在SOC tile或者硅互连层上

埃律西昂

BFG9K 发表于 2022-12-1 19:30
意思是新增了一个L4 cahce, 在SOC tile或者硅互连层上

关键问题在"L3 is what's marketed as L2"，这个怎么理解。

athlonwang

埃律西昂 发表于 2022-12-1 19:55
关键问题在"L3 is what's marketed as L2"，这个怎么理解。

我记得看新闻IBM好像有一种关于缓存架构的什么设定 好像有点类似这个
不是很确定

fangl2002

现在的这些技术搞的我眼花缭乱的，我其实就想知道，这些技术对我玩端游和模拟器多开有没有好处？

点此更新

意思是会有个新的L4？
这个L4有可能跟L3共享
也有可能只是基片上的某种SLC的东西 ？

AxIaTErN

和3d cache硬刚的技术？

赫敏

cpu内部增加了L0，所以以前的L2改叫L3，L3改叫L4

af_x_if

赫敏 发表于 2022-12-1 23:39
cpu内部增加了L0，所以以前的L2改叫L3，L3改叫L4

现在普及的微码缓存不就是l0么，直接解码好缓存着，下次再用直接跳过解码流程，等效缩短流水线长度。

aasa0001

这难道不是gpu l4吗。
这是mesa啊，不是gcc/llvm。

人撞猪上

技术上是L3，但是被宣传成L2，这就是英特尔的高明之处。
你是喜欢100MB的L2还是100MB的L3 ？
这东西一出，AMD的X3D顿时就显得低端了。

cloud

mtl大概是又一个icelake 没桌面了