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[PC硬件] Intel Arrow Lake P/E大小核布局变了!有两大好处

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发表于 2024-7-3 09:30 | 显示全部楼层 |阅读模式
本帖最后由 destroypeter 于 2024-7-3 09:37 编辑

7月2日消息,Intel 12/13/14代酷睿都是P/E混合架构设计,俗称大小核,整体布局是一致的,但是下一代的Arrow Lake,也就是酷睿Ultra 200系列(没有15代酷睿了),将会迎来一次变革。

在目前的架构中,P核、E核、GPU核显、I/O控制器等亿次都挂靠在一条环形总线(Ring Bug),其中P核是一个整体(最多8个),E核是另一个整体(最多16个)。



Arrow Lake(包括低功耗版Lunar Lake)的具体架构图现在是没有的,但是有高手根据已知信息做了一个示意图如下:



P核、E核不再是独立的两部分,而是混合在一起,每一个P核的旁边是四个E核组成的集群,各有自己对应的三级缓存。

环形总线通信的时候,先经过一个P核,然后是四个E核,接下来是两个P核,再往后是四个核,紧接着一个P核,如此往复。

这么做的好处看起来有两个,一是P核、E核之间的通信延迟会大大缩小,可以直接互通,而不需要间隔好几站。

比如当线程调度器需要分配不同负载给不同的P核、E核的时候,或者某个负载需要在P核、E核之间转移的时候,效率会高得多。

二是改善散热,更加均衡。

比如在游戏等高负载场景中,不会再集中使用P核而导致这部分区域集中发热,E核部分则基本闲置。

当然,具体的Arrow Lake架构设计,还需要等发布之后再挖掘更具体的信息。(现有架构中,深蓝色为大核、浅蓝色会小核集群)



新闻地址:https://news.mydrivers.com/1/989/989052.htm
发表于 2024-7-3 10:38 | 显示全部楼层
也就是说多数情况下,需要用纯大核的时候,延迟会增高,没感觉是进步

要是搞两个ring就好了,各干各的,延迟更低,反正多数应用也不会大小核频繁切换

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kang12 + 2 非常赞同

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发表于 2024-7-3 10:44 | 显示全部楼层
我不是在这杠什么。  
我就想知道美国还剩有多少湖可以用来起名的。
发表于 2024-7-3 10:49 | 显示全部楼层
alviso 发表于 2024-7-3 10:44
我不是在这杠什么。  
我就想知道美国还剩有多少湖可以用来起名的。

湖没了还有州,哈哈
发表于 2024-7-3 10:50 | 显示全部楼层
主要改善发热  多用小核
考虑到小核性能提高了很多  倒也不错

大核之间延迟可能会多一些
发表于 2024-7-3 11:49 | 显示全部楼层
我要是应用,就只调用大核,散热是芯片的事
发表于 2024-7-3 11:49 | 显示全部楼层
以后我管你叫爸,你管我叫哥
发表于 2024-7-3 13:25 | 显示全部楼层
alviso 发表于 2024-7-2 21:44
我不是在这杠什么。  
我就想知道美国还剩有多少湖可以用来起名的。

加利福尼亚州拥有大约 3,000 个已命名的湖泊、干湖和水库

足够用到牙膏厂倒闭了

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kang12 + 1 奇怪的知识增加了.jpg

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发表于 2024-7-3 14:49 | 显示全部楼层
总结起来一句话 amd yes
发表于 2024-7-3 20:13 | 显示全部楼层
这次就等AMD了,这新架构明显存在延迟,台式机要小核有p用
发表于 2024-7-3 22:16 | 显示全部楼层
吵闹的面包 发表于 2024-7-3 20:13
这次就等AMD了,这新架构明显存在延迟,台式机要小核有p用

是的,如果这个大小核混合布局的图是真的,那ARL没一点值得期待了(原本还说笔电端低耗、全核睿频比14th强),不管特尔怎么吹小核IPC提升大,看目前的es1和qs基本就是红蓝大核一半的性能(频率损失和共用环形节点+L2不可小觑),我主机能用大核绝对不想用小核,现在竟然还要增加大核的延迟,看见小核就烦。
发表于 2024-7-4 11:18 | 显示全部楼层
赫敏 发表于 2024-7-3 13:25
加利福尼亚州拥有大约 3,000 个已命名的湖泊、干湖和水库

足够用到牙膏厂倒闭了 ...

学习了,难怪牙膏厂这么自信满满
发表于 2024-7-7 16:27 | 显示全部楼层
libfire2002 发表于 2024-7-3 11:49
我要是应用,就只调用大核,散热是芯片的事

然而os和firmware都和你作对
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