为285K的 lion cove 大核意难平
14代的小核 三围是 最大睿频4.4ghz L1缓存 96KB（64KB指令缓存+32KB数据缓存） 小核心集群4MB L2, 分摊每核1MBL2缓存。那个取指、预测、执行int 、FP宽度暂不讨论，共享36MBL315代小核 三围是 最大睿频4.6ghz L1缓存 96KB（64KB指令缓存+32KB数据缓存） 小核心集群4MB L2,分摊每核1MBL2缓存，均无超线程
15代小核相比14代小核 IPC提升32%
14代的大核 三围是 最大全核睿频5.6ghz L1缓存 96KB（32KB指令缓存+48KB数据缓存） 每大核2MBL2缓存。那个取指、预测、执行int 、FP宽度暂不讨论，
共享36MBL3 ，含HT
15代大核 三围是 最大全核睿频5.5ghz L1+L0缓存 304KB（48KB DL0 +192KB DL1（数据缓存）+64KB IL1（指令缓存）） 每大核3MB L2缓存. 共享36MBL3 ，无HT
15代大核相比14代大核 IPC提升9%...........取消超线程 到底对错 大核不仅仅有较宽的运算管线，也有较深的流水级数来实现高频。
当然，英特尔的大核确实晶体管效率太差了，zen5核心拿大核一半略多的晶体管实现了相同的发射数相同宽的整数管线两倍宽的浮点管线。 是牙膏大核太拉胯......牙膏一个大核的晶体管给农企已经能拼出一个半核心了...... lacsiess 发表于 2024-10-18 13:18
是牙膏大核太拉胯......牙膏一个大核的晶体管给农企已经能拼出一个半核心了...... ...
，，，，是啊，14代的架构蛮好的，如果直接整个tile用 N3b工艺，应该效果比现在的 多tile分离式封装要好吧 af_x_if 发表于 2024-10-18 13:05
大核不仅仅有较宽的运算管线，也有较深的流水级数来实现高频。
当然，英特尔的大核确实晶体管效率太差了，z ...
牙膏的缓存太大了，L0/1缓存的数量是zen5的4倍，L2是3倍，这些低级别缓存都比L3更吃晶体管，所以晶体管效率低也难免。 而且把14700K的33MBL3砍回30M了[再见] af_x_if 发表于 2024-10-18 13:05
大核不仅仅有较宽的运算管线，也有较深的流水级数来实现高频。
当然，英特尔的大核确实晶体管效率太差了，z ...
阴特尔的架构工程师不至于 那么菜吧。。。。 sekiroooo 发表于 2024-10-18 13:29
，，，，是啊，14代的架构蛮好的，如果直接整个tile用 N3b工艺，应该效果比现在的 多tile分离式封装要 ...
没办法,牙膏现在是要在数据中心/服务器领域反击农企的话就一定要走通MCM这条路,农企靠类似方案性能几乎可以随核心数线性扩张,要加性能多堆几个CCD就行了
这次Xeon6类似问题就很严重了,单路6980P的性能差堆上双路才能拉平,而农企双路在功耗只多了100多瓦的情况下直接加40%以上
说白了现在MSDT就是吃服务器的下放,牙膏在服务器领域一筹莫展才在MSDT上被逐渐逆转 gihu 发表于 2024-10-18 13:33
牙膏的缓存太大了，L0/1缓存的数量是zen5的4倍，L2是3倍，这些低级别缓存都比L3更吃晶体管，所以晶体管效 ...
缓存晶体管加 大那么多，是牺牲 并行计算的核心超线程晶体管 来换的。感觉是得不偿失 fighte97 发表于 2024-10-18 13:34
而且把14700K的33MBL3砍回30M了
265k 比147K 多了8MB 高速 二缓，不要不识抬举[偷笑] gihu 发表于 2024-10-18 13:33
牙膏的缓存太大了，L0/1缓存的数量是zen5的4倍，L2是3倍，这些低级别缓存都比L3更吃晶体管，所以晶体管效 ...
以前缓存都是从L1开始算，怎么15代都开始算L0了？一般设计里面所说的L0基本是不会公开的底层细节，其中的数据完全是由硬件决定的。 sekiroooo 发表于 2024-10-18 13:40
缓存晶体管加 大那么多，是牺牲 并行计算的核心超线程晶体管 来换的。感觉是得不偿失 ...
但是这可是对打游戏用户的尊重 9%？不是倒吸吗？？？ 这很正常。小核起点低，提升自然容易。
100米短跑，从20秒提升到15秒，比15秒提升到12秒要容易太多了。 Neo_Granzon 发表于 2024-10-18 14:10
以前缓存都是从L1开始算，怎么15代都开始算L0了？一般设计里面所说的L0基本是不会公开的底层细节，其中的 ...
牙膏核心性能上不去，堆缓存的确是个办法。至于L0那个是牙膏自己的说法，具体性能怎样要看实测，弄不好可能是性能更高的L1而已。
牙膏直到13/14代还是只有3x256bit avx矢量计算单元，到了15代才升级到4x256bit。
农企zen2就开始有4x256bit avx2，到zen5开始就是4x512bit。要不是现在太多软件的对浮点运算的支持还停留在sse128和avx128上，牙膏真的要被按在地上暴捶。
我会把questionable 翻译成，难说。 panzerlied 发表于 2024-10-18 14:42
我会把questionable 翻译成，难说。
难说 大约等于 意难平， 都有难字 二缓对游戏几乎毫无帮助
增加的6~8M L2
改成增加L3
245K变成30M L3
265K 变成38M L3
285K变成44M L3
至少游戏性能可以不倒吸
所以Intel的脑回路 ??
https://images.anandtech.com/doci/21425/Intel_Tech%20Tour%20TW_Next%20Gen%20P-core%20The%20Lion%20Cove%20Architecture-17.png
所谓的L0性能更类似过去的L1
与其说增加了L0，不如说增加了L1.5。 sekiroooo 发表于 2024-10-18 13:40
缓存晶体管加 大那么多，是牺牲 并行计算的核心超线程晶体管 来换的。感觉是得不偿失 ...
多核有小核撑着，加超线程对ultra 200的多核来说没有质变，单核倒吸还会更严重。 本帖最后由 赫敏 于 2024-10-18 03:56 编辑
gihu 发表于 2024-10-18 00:33
牙膏的缓存太大了，L0/1缓存的数量是zen5的4倍，L2是3倍，这些低级别缓存都比L3更吃晶体管，所以晶体管效 ...
这就搞笑了，L1 48kb vs 48kb，L2 192kb vs 1MB，L3 3MB vs 4MB。zen5一半面积都是缓存 赫敏 发表于 2024-10-18 16:53
这就搞笑了，L1 48kb vs 48kb，L2 192kb vs 1MB，L3 3MB vs 4MB。zen5一半面积都是缓存 ...
关键AMD的缓存还更快，uncore部分效率更高。
更凸显core部分设计能力的缺失了。 panzerlied 发表于 2024-10-18 17:21
关键AMD的缓存还更快，uncore部分效率更高。
更凸显core部分设计能力的缺失了。 ...
AMD这L3真是神奇，读写比I快近一倍，更吓人的是读写快一倍的前提下延迟也快一倍，不知道怎么做到的。 赫敏 发表于 2024-10-18 16:53
这就搞笑了，L1 48kb vs 48kb，L2 192kb vs 1MB，L3 3MB vs 4MB。zen5一半面积都是缓存 ...
你是认真的？L0 当成L1，L1当成L2，L2不说，直接比L3？L3是可以全核共享的，没必要算到每个核心，i9，U9的L3的36M是可以全核共享的，没必要算到每个核心。
真要Pro A没必要这么Pro吧，核心的计算能力，甚至核心的供电设计，zen5比sappire rapid强多了。牙膏的avx512执行前先要切到avx128，经过5万个cycle才能切到avx512，这些都是牙膏远不如农企的核心原因。 af_x_if 发表于 2024-10-18 13:05
大核不仅仅有较宽的运算管线，也有较深的流水级数来实现高频。
当然，英特尔的大核确实晶体管效率太差了，z ...
zen5应该只能算4+4，单一线程只用到4宽，另外4宽给smt用，不算真正的8宽 sinopart 发表于 2024-10-18 17:28
AMD这L3真是神奇，读写比I快近一倍，更吓人的是读写快一倍的前提下延迟也快一倍，不知道怎么做到的。 ...
更神奇的是X3D增加的延迟微乎其微，在物理距离上差挺大的 allensakura 发表于 2024-10-18 17:46
zen5应该只能算4+4，单一线程只用到4宽，另外4宽给smt用，不算真正的8宽
分支应该也可以，E核压根没有多线程呢，还不是用多组解码器。
而且有了微码缓存以后发射数一般不从解码宽度算，发射数更多的指从前端送到执行端的指令数量。
而且从解码算，这英特尔只有一个全功能解码器，外加一堆只能流水解码简单指令的又算什么？
1+0.25*7~1+1*7不等发射数么？ sekiroooo 发表于 2024-10-18 13:35
阴特尔的架构工程师不至于 那么菜吧。。。。
总体构架多少年都没啥变化了，不是一个菜就能说清楚的[偷笑] 我等Razer Lake-S和Nova Lake-S fycmouse 发表于 2024-10-18 19:25
总体构架多少年都没啥变化了，不是一个菜就能说清楚的
主要还是制程工艺策略有问题，架构和制程也是相辅相成的
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