Strix Halo上的新IF总线，有这方面的详细测评吗
本帖最后由 sinopart 于 2025-2-19 16:52 编辑目前的评测都集中在40CU核显上，内存部分就一个AIDA64带宽测试一笔带过，没有人去做IF总线的分析吗？如果还是原来的总线，恐怕120G/s的带宽是跑不出来的。
这个新总线的结构极可能是下一代ZEN6的同款，通过这个总线测评可以预睹ZEN6的内存性能。 内存直接封装到芯片上，还需要走总线吗 yuwl3000 发表于 2025-2-19 16:45
内存直接封装到芯片上，还需要走总线吗
UMC在IOD上，到CCD是新的并行式IF总线。现有的IF总线，无论是移动端还是服务器或桌面级，都是用PCIE PHY魔改的串行式总线。 LPDDR5X有啥好研究的，和DDR5根本不一样 金猪升级包评测有说一些 功耗大降，带宽和延迟和老总线没啥区别 看知名外媒“Golden Pig Upgrade Pack”的就差不多了 本帖最后由 Wurenji 于 2025-2-19 18:08 编辑
去掉了GMI收发器那一套，而是利用高级封装，把内部真实的“IF总线”直接连接到IOD，结果是核心面积显著减小（收发器有大量模拟电路，比数字逻辑更占空间并且难以随着工艺升级缩小面积），待机功耗也更低了。但是这次FCLK只有1000，不知道是新的总线设计不能用以前的FCLK频率来衡量了，还是第一代频率真的上不去。另外这个U跨CCD延迟据说有90ns，不知道是Zen5桌面端/移动端同款Bug还是就是这样。
顺带一提Tony的那个评测视频Hypervisor是开着的，关掉这个之后内存读写和延迟还会更好一点 sinopart 发表于 2025-2-19 16:51
UMC在IOD上，到CCD是新的并行式IF总线。现有的IF总线，无论是移动端还是服务器或桌面级，都是用PCIE PHY ...
PHY都是五花八门的，反正都跑同样的协议。 sinopart 发表于 2025-2-19 16:51
UMC在IOD上，到CCD是新的并行式IF总线。现有的IF总线，无论是移动端还是服务器或桌面级，都是用PCIE PHY ...
[偷笑]知道阁下的意思，不过我的观点是这个halo毕竟是小众产品，给zen6的封装和总线做试水的，等zen6上市了，自然会有各种论述和评测的
太小众的东西，研究这么细，意义真不大，没有普适性 sinopart 发表于 2025-2-19 16:51
UMC在IOD上，到CCD是新的并行式IF总线。现有的IF总线，无论是移动端还是服务器或桌面级，都是用PCIE PHY ...
GMI是并行的 目前的测试结果就是待机功耗大降，其他变化不大。 skyfish 发表于 2025-2-19 18:50
GMI是并行的
ccd上的ifop phy会把数据串行化后传输，另一端ifop phy收到后再解串。
https://chipsandcheese.com/p/amds-strix-halo-under-the-hood 本帖最后由 generalshepherd 于 2025-2-20 00:31 编辑
Wurenji 发表于 2025-2-19 18:07
去掉了GMI收发器那一套，而是利用高级封装，把内部真实的“IF总线”直接连接到IOD，结果是核心面积显著减小 ...
移动端的FCLK一向是低很多的, FCLK频率低也会使延迟提高
FCLK用內存速度就能算出來
我家有个4500U轻薄本FCLK就只有1066
LP4X-4266MT/s, MCLK=2133, FCLK=1066, 所以FCLK:MCLK=1:2
从DDR5开始移动端FCLK:MCLK可以是1:2或1:4
7500/8000/8533, 1:2的话FCLK就有1875/2000/2133
但移动端为了功耗显然只会配置1:4, FCLK就只有可恨的937/1000/1066
所以不是bug也不是设计问题, 我更倾向InFO_RDL能支持更高的FCLK
就是懒, 换了物理接口就完事。毕竟不用调试新的参数, 上市更快
反正很明显就是试水新封装, 接口还是只有32B/cycle
CCD也有3D TSV, 我就觉得只是把GNR CCD c&p才留下来
如果Zen6真会提高接口宽度到64B或更高, 到时再研究FCLK也不迟
没有，现在的评测全是kol，连256bit内存带宽都没有仔细的分析 Wurenji 发表于 2025-2-19 05:07
去掉了GMI收发器那一套，而是利用高级封装，把内部真实的“IF总线”直接连接到IOD，结果是核心面积显著减小 ...
延迟看协议本身，跟这些物理层的没关系。功耗大幅下降倒是实打实的 gartour 发表于 2025-2-19 19:42
ccd上的ifop phy会把数据串行化后传输，另一端ifop phy收到后再解串。
https://chipsandcheese.com/p/am ...
我为什么这么关注这个新IF，原因就在此，AMD在发布会后的采访专门指出了这一点。其实我还想知道的是去掉并改串这一步后，现在这个实验性的IF的位宽是否有发生改变，有没有从原本单周期读写共48字节的位宽进一步往上增大到96字节。目前来看应该是有增大，能测出120G/s读取绝不是因为LPDDR的等效带宽大的原因。 sinopart 发表于 2025-2-20 07:33
我为什么这么关注这个新IF，原因就在此，AMD在发布会后的采访专门指出了这一点。其实我还想知道的是去掉 ...
因为是双ccd af_x_if 发表于 2025-2-20 08:03
因为是双ccd
实际上桌面端的双ccd也跑不到这个成绩，一般只能跑80G Strix Halo是用的成本较高的Info-RDL（Integrated Fan—outRedistribution layer）封装，也就是 集成扇出型 封装，属于先进封装 范畴），RX 79XX开头的显卡核心 和其他单元封装就是 Info-RDL封装
9955HX，9950X（成本较低的接口 IFOP，INfinity Fabric On package，形式为SerDes 引线键合封装）封装本来就不一样。
最大区别是Info-RDL更省电，默频功耗更低、latency更优于 SerDes封装
InFo-R（RDL），INfo-L(LSI), CoWos-S CoWos-RCoWos-L都属于 先进封装
zen6应该会大改总线吧，zen6单die12个核，和现在这些玩意不是一回事了 af_x_if 发表于 2025-2-19 17:59
功耗大降，带宽和延迟和老总线没啥区别
看笔吧还是极客湾的评测，延迟好一些，以前跨簇动不动110，120毫秒吓死个人
现在的版本能稳100以内，好歹是两位数 sekiroooo 发表于 2025-2-20 09:18
Strix Halo是用的成本较高的Info-RDL（Integrated Fan—outRedistribution layer）封装，也就是 集成扇 ...
strix halo待机功耗最主要原因是因为他去掉了总线收发器那一套东西，ccd间改用了直接并行连接。
rdl是为大量并行连接提供了基础支持，但是省电并不是他带来的。
换句话说，如果把老一套收发器那个东西改用rdl重做，大概率一样不会省电。
zen6还是am5还是128bit ddr5，ccd带宽需求本来就没多大。
除非x3d在iodie的l4上，不然zen6的ccd带宽也不会有太大变化。 ydt 发表于 2025-2-20 11:00
zen6应该会大改总线吧，zen6单die12个核，和现在这些玩意不是一回事了
前几天爆料的zen6模型增加了一个玻璃中间层，大概也跟这个有关。在这个中介层上做更大规模的并行连接。 看Golden Pig Upgrade Pack的视频
100w的功耗能有9950x七八成的实力，部分子项甚至能反超，这玩意强得想不到家里有啥应用场景[偷笑] 骑士王的殇夜 发表于 2025-2-19 22:53
看Golden Pig Upgrade Pack的视频
100w的功耗能有9950x七八成的实力，部分子项甚至能反超，这玩意强得想不 ...
去掉那个沙雕NPU就完美了 赫敏 发表于 2025-2-20 11:57
去掉那个沙雕NPU就完美了
npu是25年的潮流，不得不品尝 af_x_if 发表于 2025-2-19 22:49
zen6还是am5还是128bit ddr5，ccd带宽需求本来就没多大。
除非x3d在iodie的l4上，不然zen6的ccd带宽也不会 ...
要是缓存都分离了还能叫x3d吗？只能叫L4了
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