SPR-MCC的结构大图，from ServeTheHome

埃律西昂

原生34核8内存通道设计。（那看来迭代的ERR-MCC的WS确实能开到34核）
加速器方面，QAT:DLB:DSA:IAA的比例是2:2:1:1。
3组UPI，但上面中间的UPI被称为UPI U1，与其他的不同，希望大佬能解释一下区别。

也就是说Intell想把W-2400做成8通道也是可行的。
W-2400实际启用2/4的内存控制器和4/5的PCIe x16。

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对比XCC：


加速器方面，QAT:DLB:DSA:IAA的比例为4:4:4:4。

舒方

xcc有很多pcie控制器都没启用。

埃律西昂

舒方 发表于 2023-2-19 18:46
xcc有很多pcie控制器都没启用。

W-3400是112L Gen5，4th Scalable是80L（为了和MCC齐平）。

fafnirken

slymitec 发表于 2023-2-19 18:52
Intel：想让我走AMD那种离的老远的多die方式？

不可能绝对不可能，弄我也是3D封装 ...

这也等于多die啊，当中EMIB的2.5D连接，DIE那么大，DIE内mesh，DIE外EMIB，核间延迟更不平均

sinopart

蛮好奇这些加速器的本质是什么，一些只有专用指令集的专用核心？

用户

埃律西昂 发表于 2023-2-19 18:52
W-3400是112L Gen5，4th Scalable是80L（为了和MCC齐平）。

我记得epyc有很多pcie通道用在多路互联上了

舒方

用户 发表于 2023-2-20 11:08
我记得epyc有很多pcie通道用在多路互联上了

spr这里是完全分开的，也就是闲着就闲着不能复用。

darkness66201

舒方 发表于 2023-2-20 20:03
spr这里是完全分开的，也就是闲着就闲着不能复用。

这也是spr少有的优势，配合最高8路处理器的话，作为hub可以连接非常多的设备……

YsHaNg

sinopart 发表于 2023-2-20 02:53
蛮好奇这些加速器的本质是什么，一些只有专用指令集的专用核心？

有些把特定avx功能拿出来做大规模更多并行 时钟周期压缩更短

赫敏

功耗就那么多，内存全开pcie全开那核心分到的功耗势必要变少，频率就更低了

赫敏

YsHaNg 发表于 2023-2-20 13:26
有些把特定avx功能拿出来做大规模更多并行 时钟周期压缩更短

也没啥avx功能吧。IAA，DSA一个内存硬件压缩算法一个内存拷贝。QAT硬件加密代替的是AES-NI之类，DLB妥妥的集成网卡

YsHaNg

赫敏 发表于 2023-2-20 21:30
也没啥avx功能吧。IAA，DSA一个内存硬件压缩算法一个内存拷贝。QAT硬件加密代替的是AES-NI之类，DLB妥妥 ...

我指实现层面 dsa把不少avx风格指令asic固化成电路