积热没了？9950x 分体水解锁功耗墙 320W 5.5G

赫敏

ts3500 发表于 2024-7-13 19:50
各位有玩模型的吗，刚刚测试了一个GTJ文件，57M，7950X（内存超7800）汇总计算用了2分18秒，笔记本129 ...

内存默认试试看，xmp/expo也不要开

gmlee1999

AMD已经准备好首发割韭菜了。。。

panzerlied

默认频率会很保守的

JP_ToKyo

gmlee1999 发表于 2024-7-14 11:54
AMD已经准备好首发割韭菜了。。。

然後X3D立即發動背刺技能

OstCollector

看了下隔壁 https://www.chiphell.com/thread-2620017-1-1.html 的数据，有点奇怪

60w->90w，功耗+50%，性能+49%
90w->120w，+33%，+18%
120w->160w，+33%，+19%
160w->230w，+44%，+11%
230w->253w，+10%，+4%

在功耗——性能曲线上面，为什么90w->120w这一段的曲线比120w->160w还要平坦，160w->230w比230w->253w平坦？
误差吗？

tim6252

真正出厂灰烬的怕不是7950x吧

gihu

阿诺德施瓦辛格 发表于 2024-7-14 08:44
听说die更小啊，怎么做到更耐压的？man！

之前看过报道，zen5 ccd的die面积大于zen4，按说5nm变4nm，晶体管数量增加不算太多，应该是面积减少才是。但面积增加说明想了办法来强化散热。

af_x_if

gihu 发表于 2024-7-14 12:25
之前看过报道，zen5 ccd的die面积大于zen4，按说5nm变4nm，晶体管数量增加不算太多，应该是面积减少才是 ...

Zen4：4译码、6发射、4ALU、FMA性能256bit*2
Zen5：4译码*2、8发射、6ALU、FMA性能512bit*2
怎么可能晶体管数量增加不算太多的

赫敏

gihu 发表于 2024-7-13 23:25
之前看过报道，zen5 ccd的die面积大于zen4，按说5nm变4nm，晶体管数量增加不算太多，应该是面积减少才是 ...

这个4nm跟5nm密度是一样的，这个架构加宽了那么多又有avx512单元怎么可能晶体管增加不多。其实7950x开盖直触就能降20度，这个顶盖还有很多余量

Mashiro_plan_C

panzerlied 发表于 2024-7-14 12:05
默认频率会很保守的

wccftech发的是一个字母不敢信，，，

gihu

af_x_if 发表于 2024-7-14 12:55
Zen4：4译码、6发射、4ALU、FMA性能256bit*2
Zen5：4译码*2、8发射、6ALU、FMA性能512bit*2
怎么可能晶体 ...

那用了啥黑科技，在晶体管大幅增加的还能有这么可控的功耗，关键是积热大大改善了

pppig236

手持79x3d准备首发以旧换新

yoloh

gihu 发表于 2024-7-14 13:30
那用了啥黑科技，在晶体管大幅增加的还能有这么可控的功耗，关键是积热大大改善了 ...

晶体管增加，核心面积变大，跟顶盖接触面积就变大了，加上顶盖的改进，温度应该会降低。
实际上农企的双ccd满载温度比单ccd好压。

darkness66201

gihu 发表于 2024-7-14 13:30
那用了啥黑科技，在晶体管大幅增加的还能有这么可控的功耗，关键是积热大大改善了 ...

把die削薄一点就可以了，又不难，难的是如何稳定批量削薄。

darkness66201

OstCollector 发表于 2024-7-14 12:18
看了下隔壁 https://www.chiphell.com/thread-2620017-1-1.html 的数据，有点奇怪

60w->90w，功耗+50%，性 ...

不奇怪啊，就是90→120提升比120→160略低而已，估计都是接近线性但是存在测试误差，后面没问题的

tim6252

yoloh 发表于 2024-7-14 14:03
晶体管增加，核心面积变大，跟顶盖接触面积就变大了，加上顶盖的改进，温度应该会降低。
实际上农企的双c ...

是的，双die发热源面积更大

兽人9527

ts3500 发表于 2024-7-14 08:50
各位有玩模型的吗，刚刚测试了一个GTJ文件，57M，7950X（内存超7800）汇总计算用了2分18秒，笔记本129 ...

你的7950X兼容性不够好，你找个7950X品牌机试试看

lacsiess

gihu 发表于 2024-7-14 13:30
那用了啥黑科技，在晶体管大幅增加的还能有这么可控的功耗，关键是积热大大改善了 ...

面积增加,积热自然改善

af_x_if

英特尔10代酷睿时干过削硅的事情，有效改善了散热。


AMD大概率也是类似办法，当然需要削多个die而且还要考虑到X3D，精度要求应该更高。

wjm47196

gmlee1999 发表于 2024-7-14 11:54
AMD已经准备好首发割韭菜了。。。

看来你是真不吃麦当劳，不看我发的饮食指南

gihu

yoloh 发表于 2024-7-14 14:03
晶体管增加，核心面积变大，跟顶盖接触面积就变大了，加上顶盖的改进，温度应该会降低。
实际上农企的双c ...

zen4双die好压有两个原因，第一个是7700x的全核睿频是高于7950x的，换句话说，每个核心的发热量上7700x高于7950x，从TDP 105w vs 170w能看出来。
第二个是7950x的两个die是有间隙的，不是紧密的贴在一起。你要知道晶体管这么密集的发热情况下，哪怕空开0.5mm，对热量的导出都有巨大的帮助。
以上两点都和芯片面积大小无关。

如果zen5的核心增加的面积正好都是那些产生热量的晶体管面积，那么对于积热来说是没有任何帮助的。
可能的原因我想主要就2个：1. 4nm制程缩小了晶体管的间距，导致同样的晶体管需要占用更小的面积，那么晶体管之间可以填充导热效率超过单晶硅的介质，强化热量导出。
2. zen5架构改善晶体管的布局，让整个ccd中发热集中的运算单元分散布置，让整个ccd的发热更加均匀，有利于热量的导出。

allensakura

全核5.5，真的上不去6G吗？

5d5588cf

当年跑r15 600-700w的3175x一样能全核5.0啊，只不过要上冷水机。14/16nm年代1w/mm^2的东西就已经不是单纯用分体水就能压到80度的东西，除非开盖上液金直触，更何况这是2w/mm^2。

chm128256

momoka 发表于 2024-7-13 23:19
AIO，分体水，压缩机，都准备好了。

5950x其实可以到300w的，室温低或者水温低点就行。7950x是真难。。。 ...

确实7950有点难搞，我压缩机非极限压榨7950x也只能到280瓦，R23 41000。aida64那几个都过不去。

panzerlied

Mashiro_plan_C 发表于 2024-7-14 13:24
wccftech发的是一个字母不敢信，，，

默认全核心就是很保守的。要玩可以，付出功耗的代价。

gihu

af_x_if 发表于 2024-7-14 16:12
英特尔10代酷睿时干过削硅的事情，有效改善了散热。

我还是觉得，10代酷睿的intel 14nm++++工艺，虽然热量高，但发热单元面积大，改良散热的关键在于提升导热速度，削薄顶盖或者芯片表皮效果显著。
而后面的5nm，4nm的TSMC工艺，问题是单位热密度太高，虽然削薄顶盖也有一定效果，但只是缩短了热量传导路径这种一维的散热方式。增加散热面积降低热密度，可以看成是二维的散热途径，如果有良好的导热介质嵌入，可以看成是三维的散热途径。这可能才是解决当前先进制程工艺的有效途径。

wjm47196

gihu 发表于 2024-7-14 19:20
我还是觉得，10代酷睿的intel 14nm++++工艺，虽然热量高，但发热单元面积大，改良散热的关键在于提升导热 ...

等新一代巨无霸有惊喜哦

gihu

wjm47196 发表于 2024-7-14 19:52
等新一代巨无霸有惊喜哦

有你这话我就放心啦

yoloh

allensakura 发表于 2024-7-14 18:24
全核5.5，真的上不去6G吗？

16个大核心全部6g？上冷水机加冰块估计可以试试

allensakura

yoloh 发表于 2024-7-14 22:26
16个大核心全部6g？上冷水机加冰块估计可以试试

我是说单核上6G
全核5.5G跟单核5.7G的上限差距也太小了