Meteor Lake-P：5个Tile，4种工艺

埃律西昂 · 发表于 2022-8-23 12:25

CPU Tile: Intel 4;
GPU Tile: TSMC 5nm;
SoC Tile: TSMC 6nm;
IOE Tile: TSMC 6nm;
Base Tile: Intel 22FFL.

Arrow Lake后将引入UCIe规范。

sexzero · 发表于 2022-8-23 12:38

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warelf2 · 发表于 2022-8-23 13:21

究极缝合怪

用户 · 发表于 2022-8-23 13:32

上一个缝合怪lakefield有点惨，这个谨慎乐观吧

kiteee · 发表于 2022-8-23 13:45

这每个tile面积这么小，不是整活吗？
这么小的tile远没到良率边际，搞那么多工艺emib最后又难产

小英再不学着务实一点都要被兆芯超过了

a6057c · 发表于 2022-8-23 13:48

amd闻风丧胆，zen5直呼mtl不可战胜

liyichao97 · 发表于 2022-8-23 13:49

这产品本身真的很蠢，搞这么复杂就做了个6+8+128eu，跟伦勃朗有来有回…
主要应该还是在为后面arrow lake和lunar lake做设计上的准备，搞多工艺融合的必经之路，就像lakefield之于大小核一样

埃律西昂 · 发表于 2022-8-23 13:56

kiteee 发表于 2022-8-23 13:45
这每个tile面积这么小，不是整活吗？
这么小的tile远没到良率边际，搞那么多工艺emib最后又难产
小英 ...

消息是没上EMIB，还是Foveros

ilivy · 发表于 2022-8-23 13:57

规格都缩了还这么玩图什么呢

点此更新 · 发表于 2022-8-23 14:36

14代谨慎看吧

Nextime · 发表于 2022-8-23 15:10

Base tile用22FFL是因为intel自己最老的工艺就这个了吧……

Nextime · 发表于 2022-8-23 15:16

埃律西昂发表于 2022-8-23 13:56
消息是没上EMIB，还是Foveros

Sapphire Rapid延期出货的恶果估计慢慢会浮现的……

arbicool · 发表于 2022-8-23 15:39

Nextime 发表于 2022-8-23 15:16
Sapphire Rapid延期出货的恶果估计慢慢会浮现的……

現在就已經很糟糕了，還能更糟糕？

林德伯格 · 发表于 2022-8-23 15:45

SOC和IOE各负责什么功能？

老仙 · 发表于 2022-8-23 15:48

这是走苏妈的模块设计路线。

BFG9K · 发表于 2022-8-29 09:22

老仙发表于 2022-8-23 15:48
这是走苏妈的模块设计路线。

苏妈玩chiplet是省钱，英特尔玩这个是为了什么我暂且蒙古

赫敏 · 发表于 2022-8-29 09:52

所以这个soc里面到底是啥。说IO的话又有个io die

赫敏 · 发表于 2022-8-29 09:54

本帖最后由赫敏于 2022-8-28 20:56 编辑

老仙发表于 2022-8-23 02:48
这是走苏妈的模块设计路线。

还真不是，苏妈明显是那个便宜用哪个。这个东西用的技术每一个便宜的，倒是很符合以前三哥弄的vega64风格怎么潮怎么来

xy. · 发表于 2022-8-29 10:01

赫敏发表于 2022-8-29 09:52
所以这个soc里面到底是啥。说IO的话又有个io die

imc, PCIe根控制器, ME 之类的

darkness66201 · 发表于 2022-8-29 10:03

本帖最后由 darkness66201 于 2022-8-29 10:05 编辑

赫敏发表于 2022-8-29 09:54
还真不是，苏妈明显是那个便宜用哪个。这个东西用的技术每一个便宜的，倒是很符合以前三哥弄的vega64风格 ...

但是换个角度来说，你也可以说是苏妈哪个有产能用哪个，毕竟有产能才便宜，AMD受产能困扰也不是一天半年的事情，和Intel还是没法比。

zoo · 发表于 2022-8-29 10:14

本帖最后由 zoo 于 2022-8-29 10:15 编辑

农企：CCD 4/3 ，IOD 5/6
牙膏：CPU 4, GPU 5

农企是为了便宜，牙膏是不知道为了什么

有没有一种可能就是两块布拼的像乞丐，多拼几块就很潮？引流巴黎秋冬潮流风向？

赫敏 · 发表于 2022-8-29 11:50

xy. 发表于 2022-8-28 21:01
imc, PCIe根控制器, ME 之类的

imc和pcie在这，那IO die干嘛？

liyichao97 · 发表于 2022-8-29 12:24

赫敏发表于 2022-8-29 11:50
imc和pcie在这，那IO die干嘛？

tb4和显示接口啥的

xy. · 发表于 2022-8-29 12:30

赫敏发表于 2022-8-29 11:50
imc和pcie在这，那IO die干嘛？

intel 的 PPT, 没讲啥细节, 估计就是提供芯片组的 io
Intel-Meteor-Lake-Arrow-Lake-Lunar-Lake_-Hot-Chips-34_18-1480x833.png

Intel-Meteor-Lake-Arrow-Lake-Lunar-Lake_-Hot-Chips-34_19-1480x833.png

af_x_if · 发表于 2022-8-29 12:43

从IBM拿大规模集成电路MCM一个3081出来的历史来算，走chip的MCM太成熟了，成本和良率都没有障碍。
而互联走硅片的，Fiji算是第一个大规模应用吧，成熟度差太多了。

psps3 · 发表于 2022-8-29 17:35

有点复杂

kiteee · 发表于 2022-8-29 17:49

xy. 发表于 2022-8-29 12:30
intel 的 PPT, 没讲啥细节, 估计就是提供芯片组的 io

中间那个IO里面除了些高速的通信控制器还增加了些FPGA的单元用于AI加速的
intel做这个玩意主要的目的还是想推广SOP概念，为自家晶圆厂打广告
多IP通过emib集成在一个package里，成本可比amd的chipset贵多了
好处嘛就是告诉其他客户，我这里啥IP都有，你们想要啥我都可以给炖在一锅里煮出来

中里毅 · 发表于 2022-8-29 20:33

这东西怎么一股为了MCM而MCM的味道

看不出任何的通用性和可取代性。各个模块之间少了任意一个都没法工作。

wxlg1117 · 发表于 2022-8-29 20:47

中里毅发表于 2022-8-29 20:33
这东西怎么一股为了MCM而MCM的味道
看不出任何的通用性和可取代性。各个模块之间少了任意一个都没法 ...

那要是有一个不工作,那整块都完蛋?那良率不会太高啊?

af_x_if · 发表于 2022-8-29 21:15

中里毅发表于 2022-8-29 20:33
这东西怎么一股为了MCM而MCM的味道
看不出任何的通用性和可取代性。各个模块之间少了任意一个都没法 ...

硅大底必须是一个整体决定了硅互联的主要成本，上面的芯片拆还是并，对封装成本变动其实不大。
而上面芯片拆碎一点，减少单一芯片的面积提高良率，提高不同芯片间的复用率，是可以降低成本的。

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sexzero sexzero 当前离线积分 -926	发表于 2022-8-23 12:38 \| 显示全部楼层提示: 作者被禁止或删除内容自动屏蔽
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