有感于现在intel工艺密度基础上的CPU设计团队能力。

koney · 发表于 2022-11-5 18:57

dychenyi 发表于 2022-11-5 18:42
能上高频可不仅仅是工艺的问题吧。
电路设计不行，能上高频？
而如果说工艺好，现在可不是功耗要300瓦的 ...

可不就是工艺好吗，不然zen4怎么做到流水线级数不变照样能冲上5.8

dychenyi · 发表于 2022-11-5 19:06

koney 发表于 2022-11-5 18:57
可不就是工艺好吗，不然zen4怎么做到流水线级数不变照样能冲上5.8

能上高频还是得益于设计+工艺吧。缺一不可。
密度面积，功耗、漏电、良率，主要得工艺背锅。

cmz118 · 发表于 2022-11-5 19:21

生产一代，研发一代，储备一代
每年面向市场的产品，在公司内部属于商业策略定制的"生产一代"，前几代产品恰恰在此出现了些问题，
抛开商业战略,英特尔肯定强于AMD,研发和储备一直是领先没落后的

a6057c · 发表于 2022-11-5 19:28

dychenyi 发表于 2022-11-5 16:59
为什么不能吹？
外边AMD各种秒杀啊。
又是yes又是勇猛的。

在真正需要晶体管密度的某些领域Intel确实有点追不上了，桌面只是不在意密度和功耗只在意少数几个核心的绝对性能而已

merlinviva · 发表于 2022-11-5 19:39

这还要吵啊
大体上，intel=amd+台积电
intel过去几年睡了一觉而已，现在觉醒了

dychenyi · 发表于 2022-11-5 19:44

本帖最后由 dychenyi 于 2022-11-5 20:20 编辑

a6057c 发表于 2022-11-5 19:28
在真正需要晶体管密度的某些领域Intel确实有点追不上了，桌面只是不在意密度和功耗只在意少数几个 ...

不用EUV，intel怕是主要是想用成熟的DUV产线省钱。
DUV产这个最牛逼的10nm+又贵，又复杂，还良率低。
说白了，估计intel认为够打了。
EUV在一定程度上，比DUV没有double pattern在芯片设计是要更简单的，良率也应该更好。
即将量产的第一代EUV intel4工艺，估计快了，到时候才是真正的对战之时。

inflation · 发表于 2022-11-5 19:45

密度大的作用主要是省面积好集成，也就手机在乎这玩意，桌面面积大不仅不是劣势，还是优势，你看amd积热有啥好。真正有价值的是功耗下降和性能提升，但密度大不一定能做到，这次13代密度就是比12代小的，反而功耗低或者性能强

AIAO · 发表于 2022-11-5 19:46

晶体管数量肯定大幅落后

人们只相信自己愿意相信的东西，然而5950X的晶体管数量（1个IO die加2个CCD）约为104亿，12900K有人估算约为200+亿。AMD在成本控制方面一直都有一套。

晶体管数量也说明不了什么，M1/M2的晶体管数量，再看看4090相比3090超过翻倍的晶体管数量。12代/13代其实在工艺方面完全不落后（工艺成本除外），超大规模的ROB还能冲上高频，确实靠的是工艺上的优势。

jerrytsao · 发表于 2022-11-5 21:02

关于Density, 建议阅读Angstronomics前段时间发的这篇文 https://www.angstronomics.com/p/the-truth-of-tsmc-5nm

Intel 7 (Intel 10nm) - Intel列了100.8 MTr/mm², 实际100.3 MTr/mm²

TSMC 5nm - 早前WikiChip预计170.6 MTr/mm², 实际137.6 MTr/mm²

土星实验室 · 发表于 2022-11-5 21:06

yahochina 发表于 2022-11-5 17:56
只要是INTEL，吹就对了，当年P3,P4性能上被AMD打的满地找牙，一样不耽误INTEL卖货赚钱。 ...

农企什么时候打过P3了？P4前期农企一样弱鸡，intel在P4失败是后期上高频，流水线太长，IPC没有等效提升

liyichao97 · 发表于 2022-11-5 21:15

AceEX 发表于 2022-11-5 18:17
然而实际的zen4ccd密度差不多是牙膏整个die的2倍。。

你这么一说确实有一个因素我没考虑，现在的intel 7工艺相比icelake的10nm放宽太多了

dychenyi · 发表于 2022-11-5 21:41

AIAO 发表于 2022-11-5 19:46
人们只相信自己愿意相信的东西，然而5950X的晶体管数量（1个IO die加2个CCD）约为104亿，12900K有人估算 ...

查了下，5950X的晶体管数量约为104亿，的确是。
而7950x是160多亿。
IO die分离出来用过低级工艺制造就是省成本的。
有楼层说AMD ccd密度很高，侧面说明intel下代工艺还有的是空间塞更多的吧。

2ndWeapon · 发表于 2022-11-5 21:43

intel最NB的是热密度极低，不会积热。
工艺密度.jpg

dychenyi · 发表于 2022-11-5 21:53

jerrytsao 发表于 2022-11-5 21:02
关于Density, 建议阅读Angstronomics前段时间发的这篇文 https://www.angstronomics.com/p/the-truth-of-ts ...

台积果然还是吹牛了。
DUV换EUV工艺，看起来晶体管密度会有大幅度提升，看来intel下代很值得期待啊。

ykdo · 发表于 2022-11-5 22:02

等东西出来看疗效吧

dadaxiya · 发表于 2022-11-5 23:34

膏子的工艺能耗比其实不如台积电的，就是有工厂豪横，把饼子摊大，密度低好散热，所以设计团队在桌面上还能横一下，到了移动端和服务器上也就无能为力了。
有人说膏子=农企+台积电，其实台积电后面站着好多家，苹果老黄高通发哥等等，何止农企一家，膏子工艺确实干不过的，不过现在手机市场也开始疲软出货量下降，膏子也许能翻身？或许pc下滑更猛，膏子万劫不复。。。

5d5588cf · 发表于 2022-11-6 02:04

AIAO 发表于 2022-11-5 19:46
人们只相信自己愿意相信的东西，然而5950X的晶体管数量（1个IO die加2个CCD）约为104亿，12900K有人估算 ...

哪怕整颗ADL 8+8都是用10ff hd libray都没有亿分之一的可能性超过20B，8+8顶多就14B出头

Nextime · 发表于 2022-11-6 03:10

下一代redwood cove传言满天飞，granite rapid用intel 3，meteor lake-U/meteor lake-P用intel 4，meteor lake-s甚至有在传用TSMC N3，鬼知道你在讲哪个……

天一凡 · 发表于 2022-11-6 03:12

还是感谢AMD吧

5d5588cf · 发表于 2022-11-6 03:49

koney 发表于 2022-11-5 17:58
该吹的是intel7的工艺好，能上高频，而不是cpu设计得多牛逼，gdc本质是个大力出奇迹的架构 ...

什么叫大力出奇迹?不计算L2和L3的情况下，GLC的晶体管只比WLC多了22-23%情况下多了19% ipc还能叫不牛逼，那么以往平均晶体管多个30-40%的情况下才能多个12-15% ipc又叫什么?过去10年牙膏只有IVB,SNC,GLC这三代可以拉到20%上下，其余的都是连15%都不到。
同样不计算L2和L3的情况下zen2用了26%的晶体管才能比zen多个13-15% ipc，要是跟zen+比还要再少个1-2%，直到zen3才做到了用13%的晶体管换取接近19%的ipc。然而到了zen4情况又回去了，用了超过40%的晶体管换取8-12%的ipc，这还没把zen系减少cache的ipc损失会大于core系的影响考虑进去。
现代cpu架构基本上都是用至少2%的晶体管去换1%的ipc。然而即使如此，在提升同幅度的性能的情况下拉ipc的功耗增幅是低于拉频率，所以绝大部分的架构才会在维持相若的频率为前提下尽可能提升ipc。

koney · 发表于 2022-11-6 10:34

5d5588cf 发表于 2022-11-6 03:49
什么叫大力出奇迹?不计算L2和L3的情况下，GLC的晶体管只比WLC多了22-23%情况下多了19% ipc还能叫不牛逼， ...

真牛逼，拿两个ppa都不行的架构来比较。你设计一个ppa很垃圾的架构，完了下一代再设计一个正常的，然后美其名曰没有提升多少晶体管就实现了ipc大幅提升

kupanda2021 · 发表于 2022-11-6 11:33

texnis 发表于 2022-11-5 16:50
Zen4 的CCD面积71mm2，晶体管数量65.7亿，密度只有93mtr/mm2

3fin 密度本来就低，加上sram 密度也上不去

93mtr已经很高了

kupanda2021 · 发表于 2022-11-6 11:38

dychenyi 发表于 2022-11-5 19:44
不用EUV，intel怕是主要是想用成熟的DUV产线省钱。
DUV产这个最牛逼的10nm+又贵，又复杂，还良率低。
说 ...

int4 可不行，intc自己说工艺领先得20a/18a，得25年了

kupanda2021 · 发表于 2022-11-6 11:44

dychenyi 发表于 2022-11-5 21:41
查了下，5950X的晶体管数量约为104亿，的确是。
而7950x是160多亿。
IO die分离出来用过低级工艺制造就 ...

ccd卡着甜点面积做的，真要搞100多mm^2 良率下来，制造成本就上去了。

而且做mask 也贵，上亿美金， zen4 产量上不去要亏钱的。

intc自己搞mask能省不少钱，制造成本高点也能接受

5d5588cf · 发表于 2022-11-6 17:15

本帖最后由 5d5588cf 于 2022-11-6 18:58 编辑

koney 发表于 2022-11-6 10:34
真牛逼，拿两个ppa都不行的架构来比较。你设计一个ppa很垃圾的架构，完了下一代再设计一个正常的，然后美 ...

所以按照你的定义过去10年市面上从x86到arm全部架构的ppa都是垃圾，提升多了就是上一代垃圾，提升少了就是这一代垃圾，你说的都对。

liyichao97 · 发表于 2022-11-6 17:29

5d5588cf 发表于 2022-11-6 17:15
所以按照你的定义过去10年市面上全部架构的ppa都是垃圾，提升多了就是上一代垃圾，提升少了就是这一代垃 ...

skylake就很好啊，14nm的密度那么差却实现了这性能，ipc跟7nm的zen2有来有回，按晶体管数计算的性能效率跟gracemont比也差不了太多

litguy · 发表于 2022-11-6 17:36

土星实验室发表于 2022-11-5 21:06
农企什么时候打过P3了？P4前期农企一样弱鸡，intel在P4失败是后期上高频，流水线太长，IPC没有等效提升 ...

k7 比 p3 先过 1GHz 的

5d5588cf · 发表于 2022-11-6 18:56

liyichao97 发表于 2022-11-6 17:29
skylake就很好啊，14nm的密度那么差却实现了这性能，ipc跟7nm的zen2有来有回，按晶体管数计算的性能效率 ...

在那位大师的眼中SKL也是垃圾，毕竟用2%晶体管换1% ipc就是ppa垃圾，正常的架构都是1%晶体管换2%的ipc，建议那位大师拿着他的MIT电子工程博士证书去按摩店或者牙膏厂应征首席架构工程师。

koney · 发表于 2022-11-6 19:15

5d5588cf 发表于 2022-11-6 17:15
所以按照你的定义过去10年市面上从x86到arm全部架构的ppa都是垃圾，提升多了就是上一代垃圾，提升少了就 ...

同系列架构纵向对比还对比出优越感了

，怎么不横向对比下其他架构，既然gdc这么牛逼intel为啥要用gracemont来补ppa。你再对比下zen，fs，甚至arm，看看增加了多少晶体管，提升了多少ipc

koney · 发表于 2022-11-6 19:19

5d5588cf 发表于 2022-11-6 18:56
在那位大师的眼中SKL也是垃圾，毕竟用2%晶体管换1% ipc就是ppa垃圾，正常的架构都是1%晶体管换2%的ipc， ...

美食家都得有特技厨师证书是吧，那以后测评员都必须持mit ee博士证书测评是吧

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